专业技能
数字前端设计 & 逻辑综合
熟练掌握 Verilog 语言与 RTL 电路设计，能够搭建完整的仿真验证环境；精通时序约束编写，熟练使用 Synopsys DC 结合静态时序分析（STA）进行逻辑综合与时序路径优化。
FPGA / SoC 软硬件协同
具备基于 Cortex-M0/M3 内核的 SoC 系统集成与软硬件调试经验；熟练使用 Vivado 进行 FPGA 原型验证；掌握 MATLAB、Keil 等工具进行系统建模与软硬件协同开发。
教育背景
大连理工大学 · 电子科学与技术
硕士（学术硕士）
大连理工大学 · 集成电路设计与集成系统
本科 | 排名：8 / 75
实习经历
宸芯科技 — 数字前端工程师
存内计算（CIM）芯片设计方向
项目背景为基于 TSMC 65nm 工艺节点的低功耗存内计算（CIM）系统设计，核心存储阵列架构包括 6T SRAM、双端口 SRAM 及 4T eDRAM。
项目经历
TSMC-65nm 低功耗存内计算芯片设计 — 核心成员
存算一体架构 · RTL设计 · 综合与STA
- 设计面向 CIM 架构的乘法优化算法，实现复杂核心计算单元的高性能逻辑 RTL 设计，并搭建 TestBench 进行功能验证
- 完成逻辑综合与时序约束，使用 Synopsys DC 进行综合并结合 STA 进行全时序分析与关键路径优化，实现 CIM 模块与系统总线的接口适配及系统集成
- 参与芯片流片、封装与板级测试，开发测试用例并完成系统硬件功能验证
First Time Right — 芯片流片后经测试各项功能全部正常，在真实硬件平台上成功验证了向量矩阵运算指令，功能指标达到预期
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12nm-FinFET PVT 监测芯片 — 核心测试成员
先进工艺 · PVT监测 · 流片验证
- 项目旨在设计基于 12nm FinFET 工艺节点的 PVT（工艺-电压-温度）监测传感器芯片
- 负责前期传感器架构与原理方案评估，深入分析先进工艺节点下 PVT 漂移对电路的影响
成功完成 12nm 工艺节点下的功能验证，实现对多维度环境指标的精准量化
全国大学生集成电路创新大赛 — 项目负责人
FPGA · Cortex-M0 SoC · OLED 显示
- 基于 FPGA 与 Cortex-M0 内核构建 SoC 系统，完成底层硬件集成与上层应用开发
- 独立完成传感器接口模块的 IP 设计与系统级调试，实现 OLED 显示屏与手势识别模块的精准数据交互
成功实现多传感应用场景的系统功能，验证 SoC 系统完整性，获评校内先进团队